文章来源：学习那些事

原文作者：前路漫漫

本文主要介绍器件级立体封装技术。

2D、2.5D和3D立体封装技术已广泛应用于倒装芯片和晶圆级封装工艺中，成为后摩尔时代芯片性能提升的核心支撑技术。借助硅中介层(Interposers)与硅通孔(TSV)技术的协同作用，可实现多芯片的垂直堆叠，打破传统平面封装的空间限制。其中，TSV堆叠技术能够在不增大IC平面尺寸的前提下，实现更多功能的集成，让IC在有限的平面空间内承载更丰富的功能;硅中介层则可缩短集成电路中关键电通路的长度，从而提升信号输入输出速率，优化芯片整体响应性能。基于这些技术优势，采用先进封装技术的应用处理器和内存芯片，相比传统封装技术产品，体积可缩小30%~40%，运行速度提升2~3倍，功耗节省可达40%及以上，显著提升了芯片的性价比与应用适配性。

2D、2.5D和3D封装技术的工艺复杂性，以及IC制造商(Fab)与外包封装/测试厂商的产业分工特性，决定了IDM企业和代工厂仍需专注于前端芯片制造工作，而外包封装/测试厂商凭借成熟的后端工艺积累，更适合承担芯片露出、凸点制作、堆叠组装及性能测试等后端流程。目前，外包封装/测试厂商的生产工艺主要依赖内插件制造，该工艺技术门槛相对较低，且对成本较为敏感，能够适配大规模量产需求，同时也符合当前产业分工精细化的发展趋势。

3D封装技术能够更高效地利用硅片资源，实现更高的“硅片效率”——硅片效率定义为堆叠中的总基板面积与占地面积的比率。与2D封装技术相比，3D封装的硅片效率可超过100%，在空间利用率上具备显著优势。在信号延迟方面，2D封装需通过缩短互连长度来降低互连相关的寄生电容和电感，进而减少信号传播延迟;而3D封装中电子元件实现垂直紧密堆叠，元件间距离大幅缩短，因此信号延迟更短，传输效率更高。同理，3D封装通过缩短互连长度，可有效减少寄生效应，不仅能降低信号噪声和芯片功耗，还能实现性能提升与成本优化的双重目标。此外，3D封装在降低功耗的同时，可支持器件以更高频率运行，结合寄生效应、体积及噪声的综合优化，能够实现更高的每秒转换速率，进一步提升整个系统的运行性能，适配高端算力、AI等场景的需求。

3D集成技术自2010年起逐步实现规模化应用，经过十余年的发展已成为主流封装技术之一，通过3D器件替代传统单芯片封装，可大幅降低芯片的尺寸与重量，其缩减幅度主要取决于垂直互连密度、互连可及性及热特性等关键因素。据行业实测数据显示，与传统封装相比，3D封装可实现40~50倍的尺寸和重量缩减。以德州仪器(TI)的3D裸片封装为例，其与离散封装、平面封装(MCM)相比，体积可减少5~6倍，相较于分立封装技术，体积缩减可达10~20倍;重量方面，与MCM技术相比减少2~13倍，与分立元件相比减少3~19倍，在小型化、轻量化场景中具备不可替代的优势。

芯片占用面积(即芯片在印刷电路板(PCB)上占据的面积)是封装技术中的核心考量指标之一。采用MCM封装技术时，借助裸片的直接使用，可使芯片占用面积减少20%~90%，有效提升PCB板的空间利用率，适配小型化电子设备的发展需求。三维立体组装技术的核心的是将IC芯片(包括MCM片、WSI晶圆规模集成片)进行逐层叠合，利用芯片侧面边缘或平面的分布特点，实现垂直方向的互连，将传统平面组装向垂直维度延伸，形成立体式集成结构。器件级三维立体组装的类型和结构如图1所示。

图1

器件级三维立体组装主要分为三类：有源基板型、埋置型和叠层式封装。其中，有源基板型以Si晶圆规模集成(WSI)后的晶圆作为基板，在基板上铺设多层布线，最上层贴装SMC/SMD器件，最终实现立体封装;埋置型则是在各类基板内部或多层布线中埋置SMC/SMD器件，顶层再贴装SMC/SMD，通过分层集成实现立体封装;叠层式封装则基于二维平面电子封装技术，将每一层封装(如MCM)进行上下互连，要么将平面封装的各层叠装并实现互连，要么直接将两个LSI、VLSI芯片面对面“对接”，完成立体封装。目前，叠层式封装的互连主要通过引线键合方式实现，该方式技术成熟、成本可控，适配多数应用场景。叠层式三维封装主要分为载体叠层、裸芯片叠层、硅晶圆规模的叠层(WLP)三种形式，其结构如图2所示。

图2

载体叠层技术

载体叠层技术的核心流程是先将硅片固定连接在过渡载体上，通过载体上的引线端子实现逐层叠装，进而完成三维立体互连。载体材料主要包括树脂、陶瓷和硅，不同材料适配不同的应用场景和性能需求。该技术自20世纪90年代初实现实用化，早期主要用于两个存储器芯片的叠层，用于制作存储卡;目前已实现技术升级，广泛应用于各类中高端芯片封装。载体叠层通常利用标准封装体的端子排布，将重叠的相同端子通过焊接实现电气连接，确保信号传输的稳定性与可靠性，其主要实现方案可根据应用需求灵活调整。

引线键合式叠层封装是叠层式封装的重要分支，采用引线连接(WB)、传递模注、研磨减薄等核心工艺制成。其具体流程为：将两个及以上裸芯片通过黏结工艺，以电极面朝上的方式叠放在聚酰亚胺基板上，各芯片电极分别通过引线键合与底部基板实现电气连接，再通过基板的再布线层，将信号引至基板底面球栅阵列(BGA)布置的微球端子，最后通过树脂模注成型，完成整个封装流程。

根据叠层芯片尺寸是否一致，引线键合式叠层可分为两种结构：一种是在裸芯片上放置尺寸更小的裸芯片，形成金字塔形(或台阶形)叠层结构，如图3所示;另一种是将多个相同尺寸的裸芯片进行绝缘叠层，如图4所示。在相同尺寸裸芯片叠层结构中，通常需要在两层芯片之间放置Spacer Die(间隔芯片)，用于垫高两层芯片的间距，确保底部芯片有足够的操作空间进行引线键合，避免引线与上层芯片发生干涉。目前，引线键合式叠层封装主要应用于存储芯片领域，如SRAM、快闪存储器等，能够满足存储芯片高密度、小型化的集成需求。

图3

薄型小尺寸封装

薄型小尺寸封装(Thin Small Outline Package, TSOP)凭借外形小巧、寄生参数低、适配高频环境的优势，同时具备技术简单、成品率高、造价低廉的特点，已在消费电子、通信模块、工业控制等领域实现广泛应用。TSOP叠层封装的芯片数量可通过封装名称直接识别，例如TSOP2+1表示封装内包含两个活性芯片和一个空白芯片，其中上下两层为具备功能的活性层，中间的空白芯片由无电路的硅片制成，核心作用是为底层芯片预留焊接空间，保障引线键合工艺的顺利实施;TSOP3+0则表示封装内包含三个活性芯片，无需空白芯片作为间隔，适用于芯片尺寸匹配度高、互连空间充足的场景。TSOP封装结构如图5所示。

图4

TSOP叠层封装

TSOP叠层封装主要有两种工艺方法：方法一采用液态环氧树脂作为芯片黏合剂，其工艺流程如图6所示;方法二采用环氧树脂薄膜作为芯片黏合剂，工艺流程如图7所示。对比两种工艺可知，方法二省去了两次烘烤步骤，不仅大幅缩短了生产周期，还减少了烘烤过程带来的热应力影响，有效提升了产品成品率和长期运行可靠性，目前已成为TSOP叠层封装的主流工艺方案。近年来，行业内通过材料改性，进一步优化了环氧树脂薄膜的性能，使粘接层厚度均匀性控制在±1μm以内，显著提升了信号完整性。

图5

图6和图7

硅片穿孔式

硅片穿孔式(Through Silicon Via, TSV)叠层封装是当前高端封装领域的核心技术之一，其核心原理是在硅片上打孔后，向通孔内填充金属(通常为铜)，形成导电通孔，通过孔内金属及金属焊点实现芯片间的垂直互连。该技术主要应用于微机电系统(MEMS)和多层半导体器件的电信号传输，导电通孔的孔径通常处于微米量级，通过通孔直接传输电信号，可大幅降低基片单面布线的复杂程度，提升电气性能的稳定性，同时提高阵列器件的排列密度，适配高密度集成需求。TSV技术结构如图8所示。

图8

利用硅片穿孔叠层封装技术，可将不同功能的硅片叠装在同一块硅基板上，在封装外部制作适配表面贴装的BGA焊球，最终形成功能完整的微系统，其结构如图9所示。其中，硅片通孔的制作是该封装技术的核心环节，目前行业内主要有4种打孔方式，分别是激光打孔法、湿法刻蚀法、深度反应离子刻蚀法(DRIE)和光辅助电化学刻蚀法(PAECE)，这4种打孔方法在孔径精度、深宽比、生产效率及成本等方面各有优势，可根据具体应用场景灵活选择。值得注意的是，台积电CoWoS封装已采用飞秒级超快激光在硅转接板上制作TSV，深径比可达1:10，大幅提升了互连密度。

图9

硅片打孔完成后，也可将电极直接穿入通孔实现互连，电极材料通常选用铜，该方式可实现低成本、高可靠性的垂直互连，适配中低端芯片的规模化生产需求。除上述两种硅片叠层互连方式外，弹性连接器互连也是一种重要的实现路径，霍尼威尔公司已采用该方法完成硅片叠层，成功开发出低成本商用压力传感器，验证了该技术的可行性与经济性。

表1

TSV封装

TSV封装的核心是将多层平面器件进行垂直堆叠，通过穿透硅通孔在Z方向实现互连，构建三维立体结构。TSV的工艺流程如图10所示，根据制作时序的不同，可分为前道互连(FEOL)型TSV和后道互连(BEOL)型TSV：前道互连型TSV在IC布线工艺开始前制作，适配对互连精度要求较高的高端芯片;后道互连型TSV在金属布线过程中实现，工艺兼容性更强，成本更具优势。近年来，行业内已开发出小直径(20μm)、高深宽比(~4:1)的纳米孪晶铜(nt-Cu)填充TSV工艺，解决了传统铜TSV退火过程中出现的凸起、晶粒长大等问题，在400℃退火条件下仍具备良好的热稳定性，进一步提升了TSV封装的可靠性。

图10